電(dian)子元器件(jiàn)電路布局(jú)的可靠性(xing)設計--跳線(xiàn)

    9. 6.1 電子(zǐ)線路的可(ke)靠性設計(ji)原則
    采用(yong)各種電子(zǐ)元器件進(jin)行系統或(huò)整機線路(lu)設計時，設(she)計師不僅(jin)必須考慮(lǜ)如何實現(xiàn)規定的功(gōng)能，而🔴且應(yīng)該考慮采(cai)用何種設(she)計方案才(cái)能充分發(fa)揮元器件(jiàn)固有可靠(kao)性的潛力(li)，提高系統(tǒng)或整機的(de)可靠性水(shuǐ)平。這就是(shì)通常所說(shuō)的可靠性(xìng)設計。
    電子(zǐ)線路的可(kě)靠性設計(jì)是一個内(nei)容相當廣(guǎng)泛而具💰體(ti)的問題👈，采(cai)用不同類(lei)型的器件(jiàn)或者要實(shí)現不同的(de)電路功能(neng)，都會有不(bu)同的可靠(kao)性設計考(kao)慮。這裏首(shou)先給出電(diàn)子線路可(ke)靠性設計(jì)的一些基(ji)本原則，在(zài)8.6.2節再給出(chū)幾種具體(ti)電路的設(shè)計規則。
    1. 簡(jian)化設計
由(you)于可靠性(xìng)是電路複(fú)雜性的函(han)數，降低電(dian)路的複雜(zá)性可以相(xiàng)🌈應的提高(gāo)電路的可(ke)靠性，所以(yǐ)，在實現規(gui)定♈功能的(de)前📱提下，應(ying)盡量使電(diàn)路結構簡(jiǎn)單，最大限(xiàn)度的減少(shǎo)所🍓用元器(qì)⛷️件的類型(xíng)和品種，提(tí)高元器件(jiàn)的複用率(lü)。這是提高(gāo)電路可靠(kao)性的一🌈種(zhǒng)簡單而實(shí)用的方法(fǎ)。
簡化設計(jì)的具體方(fang)案可以根(gēn)據實際情(qing)況來定，一(yī)般使😍用的(de)方⁉️法有：
    (1)多(duō)個通道共(gòng)用一個電(diàn)路或器件(jiàn)。
    (2)在保證實(shi)現規定功(gōng)能指标的(de)前提下，多(duo)采用集成(cheng)🐕電路，少采(cai)用⛷️分立器(qì)件，多采用(yong)規模較大(da)的集成電(dian)✔️路，少采用(yong)規模較小(xiǎo)的集成電(dian)路。集成度(dù)的提高可(ke)以減少📞元(yuan)器件之間(jiān)的📱連線、接(jiē)點以及封(fēng)裝的數目(mu)，而這些連(lian)接點的可(kě)靠性常常(chang)是造成電(diàn)💯路失效的(de)🍉主要原因(yin)。
    (3)在邏輯電(diàn)路的設計(jì)中，簡化設(shè)計的重點(dian)應該放在(zai)減少邏輯(ji)👅器件的數(shù)目，其次才(cái)是減少門(men)或輸入端(duan)的數♈目。因(yin)爲一般而(ér)言，與減少(shao)電路的複(fú)雜度相比(bǐ)較，提高電(diàn)路的集成(cheng)度對于提(ti)高系統可(ke)靠性的效(xiào)果更爲明(míng)顯。
    (4)多采用(yong)标準化、系(xi)列化的元(yuán)器件，少采(cai)用特殊的(de)或🈲未經♍定(dìng)型和🐉考驗(yàn)的元器件(jiàn)。
    (5)能用軟件(jian)完成的功(gong)能，不要用(yòng)硬件實現(xiàn)。
    (6)能用數字(zì)電路實現(xian)的功能，不(bu)要用模拟(ni)電路完成(cheng)，因✨爲🐆數字(zì)電路的可(kě)靠性和标(biao)準化程度(dù)相對較高(gao)。但是，有時(shi)模拟電路(lu)🏃🏻‍♂️的功👄能用(yong)數字電路(lù)實現會導(dao)緻器件🧑🏽‍🤝‍🧑🏻數(shu)目的明顯(xian)增加，這時(shi)就要根㊙️據(ju)具體情況(kuang)統籌考慮(lǜ)，力求選用(yong)最佳方案(an)。
    在簡化設(she)計時應注(zhù)意三點：：一(yī)是減少元(yuan)器件不會(huì)導緻其它(tā)元器件承(cheng)受應力的(de)增加，或者(zhě)對其它元(yuan)🐕器件的性(xìng)能要求更(geng)加苛刻；二(èr)是在用一(yī)種元器件(jian)完成多種(zhǒng)功能時，要(yao)确認該種(zhǒng)器件在😄性(xìng)能指标和(hé)🎯可靠性方(fang)🏃‍♂️面是否能(néng)夠同時滿(man)足幾個方(fang)面的要求(qiu)；三是爲滿(mǎn)足系統安(ān)全性💯、穩定(dìng)性、可測🚶性(xìng)、可維修性(xing)或降額和(hé)冗餘💁設計(jì)等的要求(qiu)⛷️所增加的(de)電路或元(yuan)器件不能(néng)省略。
    2. 低功(gōng)耗設計
    電(dian)子系統向(xiàng)着小型化(hua)和高密度(dù)化發展，使(shi)得其内部(bu)熱♌功💃率密(mi)度增加，可(kě)靠性随之(zhi)降低。降低(dī)電路的功(gong)耗，是減少(shǎo)系統内💯部(bu)溫升的主(zhǔ)要途徑。這(zhe)可以從兩(liang)方面着手(shǒu)，一是盡量(liàng)🚩采用低功(gōng)耗器件，如(ru)在滿足工(gong)作速度的(de)情況下，盡(jìn)量采用CMOS電(diàn)路。而不用(yong)TTL電路；二⭐是(shi)在完成規(guī)☔定功能的(de)前提下，盡(jìn)量簡化邏(luó)輯電路，并(bìng)更多的讓(rang)軟件來完(wán)成硬件的(de)功能，以減(jiǎn)少整機👌硬(ying)件的數量(liàng)。
    3. 保護電路(lu)設計
    電子(zi)系統在工(gong)作中可能(neng)會受到各(ge)種不适當(dang)應力♈或外(wài)界🎯幹🏃擾信(xin)号的影響(xiang)，造成電路(lù)工作不正(zhèng)常，嚴重時(shí)會導😍緻内(nei)部器件的(de)🈲損壞。爲此(cǐ)，在電路設(she)計中，有必(bì)要根據具(ju)🚩體情況設(she)計必要的(de)保護電路(lù)。如在電路(lù)的信号輸(shū)入端設計(jì)靜電保護(hù)電路，在電(diàn)源輸入端(duān)設計浪湧(yong)幹擾抑制(zhi)電路，在高(gao)頻高速電(diàn)路中加入(ru)噪聲抑制(zhì)✨或吸收網(wǎng)絡。具體保(bǎo)護電路的(de)形式可參(can)閱本書有(you)關章節。
    4. 靈(líng)敏度分析(xi)
    組成電子(zi)系統的各(gè)個電路對(duì)于系統可(ke)靠性的貢(gong)獻🔅并不相(xiàng)同，而組成(chéng)電路的各(ge)個元器件(jian)對于該電(dian)路可靠性(xìng)⛷️的貢獻也(yě)不會一樣(yang)。常常會有(yǒu)這樣的情(qing)況，某個元(yuán)器件❄️的參(cān)數🌈退化嚴(yan)重，但對電(diàn)路性能的(de)影響甚微(wei)；而另一個(gè)元器件稍(shāo)有變化，就(jiù)對電路性(xing)能産生顯(xiǎn)著影響。這(zhè)是因⛱️爲一(yī)個元器件(jiàn)對于電路(lu)可靠性的(de)影響（或一(yi)個子電路(lù)對于系統(tong)可靠性的(de)⛷️影響）不僅(jǐn)🌈取決于該(gai)元器件（或(huò)子電♊路）自(zi)身的質量(liàng)，而且取決(jué)于該元器(qi)💘件（或子電(dian)路）造成電(dian)❤️路（或系統(tong)）性能變化(huà)的靈敏度(dù)。因🈲此，在電(diàn)路設計中(zhong)，應進行靈(líng)敏度分析(xī)，确定對電(dian)路性能影(ying)響顯著的(de)關鍵元器(qi)㊙️件或子電(dian)路。對其進(jin)行重☔點設(shè)計。靈敏度(du)分析可借(jie)助于現有(yǒu)的電路模(mó)拟器或邏(luó)輯模拟器(qi)完成。這是(shì)提高電路(lù)可靠性的(de)一個經濟(jì)有效的方(fang)法。
    5. 基于元(yuán)器件的穩(wěn)定參數和(he)典型特性(xing)進行設計(ji)
    電路設計(jì)通常必須(xu)依據所選(xuǎn)用器件的(de)參數指标(biāo)👌來進行。爲(wei)了保證電(dian)路的可靠(kao)性，隻要可(kě)能，電路性(xing)能應該基(jī)于器💛件的(de)最穩定的(de)參數來設(she)計，同時應(ying)👄留出一🔆些(xiē)允許🔞變化(huà)的💃餘量。對(duì)于那些由(yóu)于工藝離(li)散性以及(jí)随時間、溫(wēn)✏️度和其它(tā)環境應力(li)而變化的(de)🍉不太穩定(ding)的性能參(cān)數，設計時(shi)應給予🛀更(gèng)爲寬容的(de)❌限制。對于(yú)那些不确(què)定的無法(fǎ)🏃‍♀️控制的性(xing)能參數，設(shè)💔計時不宜(yi)采納，否則(zé)無法保證(zheng)電路🔅的可(ke)靠性和制(zhì)造的可重(zhòng)複性。如果(guo)✨産品手冊(cè)中 記載有(yǒu)所需的特(tè)性曲線圖(tú)☎️、外部電路(lu)參💜數或典(diǎn)型應用電(dian)路時，應盡(jìn)💯可能使用(yòng)該特性曲(qu)線或🌈電路(lu)方案進行(hang)設計。
    6. 均衡(heng)設計
    在設(shè)計一個電(dian)子系統時(shi)，總是要先(xiān)将其分割(gē)爲若幹個(ge)電路🔴塊，以(yi)便完成不(bú)同的功能(neng)。在系統分(fèn)割時，應注(zhu)💃🏻意電路功(gōng)能和結構(gou)的均衡性(xing)，這樣對提(tí)高系統可(ke)靠性有利(lì)。這主要體(tǐ)現在⭕兩個(ge)方面：一是(shi)每塊電路(lu)的功能應(ying)相對完整(zheng)，盡量減少(shǎo)各個電路(lu)之間的聯(lian)接，以削弱(ruò)互連對電(dian)路可靠性(xìng)的影響；二(er)是各🔴個電(dian)流所含元(yuán)🔴器件的數(shù)量不要過(guo)于集中帶(dài)來的不可(ke)靠因素，同(tong)時也方便(biàn)了裝配工(gōng)藝設計。
    7. 三(sān)次設計
    三(san)次設計包(bao)括系統設(she)計、參數設(she)計和容差(cha)設計。系統(tǒng)設計是指(zhǐ)一般意義(yi)上的設計(ji)；參數設計(ji)是利用正(zheng)交設計法(fǎ)結合計算(suàn)機輔助設(she)計，找到穩(wěn)定性好的(de)合理參數(shù)組😘，是三次(ci)設計的核(he)心；容差設(shè)計則是在(zài)系統的最(zuì)佳參數🧡組(zǔ)合确定🔆之(zhī)後，合理✔️規(gui)劃組成系(xi)統的各個(gè)元器件的(de)容♌差，使産(chǎn)品物美價(jia)廉。采用三(san)次設計方(fang)⛷️法💃🏻獲得的(de)産品具有(you)高的信噪(zao)比，對于元(yuán)器件的公(gōng)差與🥰老化(hua)、工㊙️作和環(huan)境條件的(de)波動變化(hua)等具有很(hen)強的忍受(shou)能力，保證(zhèng)長時間正(zhèng)常工作。因(yīn)此，在所采(cǎi)用的元器(qì)🎯件質量等(deng)級相同的(de)條件下，通(tong)過三次設(she)計的電路(lù)的可靠性(xing)明顯高于(yú)未作三次(cì)設計的電(diàn)路。
    8. 冗餘設(shè)計和降額(e)設計
冗餘(yú)設計也稱(cheng)餘度設計(jì)，它是在系(xì)統或設備(bèi)中的關鍵(jian)電路部位(wèi)，設計一種(zhǒng)以上的功(gōng)能通道，當(dāng)一個功能(neng)通道發生(sheng)故障時，可(ke)用另一個(ge)通道代替(tì)，從而可使(shǐ)局部故障(zhàng)不影響整(zhěng)個系統或(huo)設備的正(zheng)常工🏒作。采(cai)用冗餘設(shè)計，使得用(yòng)相對低可(ke)靠的元器(qì)件構成可(ke)靠的系統(tong)或設備成(cheng)📐爲可能。但(dàn)是♋，采用冗(rǒng)餘設計會(huì)使電路的(de)複雜性以(yi)及系🌈統的(de)體積、重量(liang)、功耗💚和成(chéng)本增加，一(yi)般🚶‍♀️隻用于(yú)😍那些安全(quan)性要求非(fei)常高而🌈且(qie)難以維修(xiū)的系🎯統。
9. 可(kě)靠性預計(ji)
    爲了驗證(zheng)可靠性設(shè)計的效果(guo)，根據系統(tong)可靠性的(de)要求🈲，電🔆路(lu)設計完成(chéng)後，可對關(guan)鍵電路的(de)失效率進(jin)♈行預計，預(yù)計所依據(jù)的模型和(hé)方法見國(guo)軍标GJB299《電子(zi)設備可靠(kao)性預計手(shǒu)冊》。
9.6.2 常用集(ji)成電路的(de)應用設計(ji)規則
    在電(dian)路設計時(shi)，除了以上(shàng)所述的通(tōng)用設計原(yuan)則之外，還(hai)要根據🏃🏻所(suǒ)用器件的(de)具體情況(kuàng)，采用不同(tóng)的設計規(guī)則。下面給(gei)出用幾種(zhǒng)常用集成(chéng)電路進行(háng)電路設計(jì)時應該遵(zūn)循的一些(xiē)規則。這些(xiē)規💋則所依(yī)據的設計(ji)原理大多(duo)已經在本(běn)書的有關(guan)章節📐裏予(yu)以闡❌述，這(zhè)裏不再贅(zhui)述。
    1. TTL電路應(yīng)用設計規(guī)則
    (1) 電源
    •穩(wěn)定性應保(bao)持在±5％之内(nei)；
    •紋波系數(shù)應小于5％；
    •電(diàn)源初級應(ying)有射頻旁(pang)路。
    (2)去耦
    •每(mei)使用8塊TTL電(dian)路就應當(dāng)用一個0.01~0.1μF的(de)射頻電容(róng)器對電源(yuán)電壓🔞進行(háng)去耦。去耦(ǒu)電容的位(wèi)置應僅可(kě)能地靠近(jin)集成電路(lù)，二✨者之間(jiān)的距離應(yīng)在15cm之内。每(mei)塊印制電(diàn)路闆也應(yīng)用一隻容(róng)量更大些(xie)的低電感(gan)電容器對(dui)電源進行(háng)去耦。電容(rong)器類型的(de)選擇方法(fa)參見8.1.1節。
    (3)輸(shū)入信号
    •輸(shū)入信号的(de)脈沖寬度(du)應長于傳(chuan)播延遲時(shí)間，以免出(chū)現反射噪(zao)聲；
    •要求邏(luó)輯“0”輸出的(de)器件，其不(bu)使用的輸(shū)入端應将(jiang)其接地或(huo)與同一門(men)電路的在(zài)用輸入端(duan)相連；
    •要求(qiu)邏輯“1”輸出(chu)的器件，其(qi)不使用的(de)輸入端應(yīng)連接到一(yi)個💃🏻大于2.7V的(de)電壓上。爲(wèi)了不增加(jia)傳輸延遲(chi)時間😄和噪(zao)聲敏感度(dù)，所接電壓(ya)不要超過(guò)該電路的(de)電壓最大(dà)額定值5.5V；
    •不(bu)使用的器(qì)件，其所有(you)的輸入端(duan)都應按照(zhao)使功耗最(zui)低的🛀方法(fa)❌連接，具體(tǐ)的處理方(fang)法可參閱(yuè)8.1.6節；
    •在使用(yong)低功耗肖(xiao)特基TTL電路(lù)時，應保證(zheng)其輸入端(duan)不出現負(fù)電⛹🏻‍♀️壓，以免(mian)電流流入(ru)輸入箝位(wèi)二極管；
    •時(shí)鍾脈沖的(de)上升時間(jian)和下降時(shí)間應盡可(ke)能的短📐，以(yǐ)便♍提高電(dian)路的抗幹(gàn)擾能力；
    •通(tong)常時鍾脈(mò)沖處于高(gao)态時，觸發(fa)器的數據(ju)不應改變(bian)❌。若一例外(wài)，應查閱有(you)關的數據(jù)規範；
    •擴展(zhǎn)器應盡可(kě)能地靠近(jìn)被擴展的(de)門，擴展器(qi)的節點上(shang)不能有容(róng)性負載；
    •在(zai)長信号線(xiàn)的接收端(duān)應接一個(gè)500Ω～1kΩ的上拉電(dian)阻，以便增(zeng)加噪聲容(rong)💚限和縮短(duan)上升時間(jian)。
    (4)輸出信号(hao)
    •集電極開(kai)路器件的(de)輸出負載(zai)應連接到(dao)小于等于(yú)最大🐪額定(ding)😘值的電壓(yā)上，所有其(qí)它器件的(de)輸出負載(zǎi)應連接到(dào)🥰VCC上；
    •長信号(hao)線應該由(yóu)專門爲其(qi)設計的電(diàn)路驅動，如(rú)線驅動器(qi)、緩沖器等(děng)；
    •從線驅動(dong)器到接收(shou)電路的信(xin)号回路線(xiàn)應是連續(xù)🙇‍♀️的，應采用(yong)特性阻抗(kàng)約爲100Ω的同(tóng)軸線或雙(shuang)扭線；
    •在長(zhang)信号線的(de)驅動端應(yīng)加一隻小(xiao)于51Ω的串聯(lián)電阻❤️，以便(biàn)消除可能(neng)出現的負(fu)過沖。
    (5)并聯(lián)應用
    •除三(sān)态輸出門(men)外，有源上(shang)拉門不得(de)并聯連接(jie)。隻有✉️一種(zhong)情況🌐例外(wài)，即并聯門(men)的所有輸(shū)入端和輸(shu)出端🔞均并(bing)聯在一起(qǐ)，而且這些(xie)門電路封(feng)裝在同一(yi)外殼内；
    •某(mou)些TTL電路具(jù)有集電極(ji)開路輸出(chū)端，允許将(jiang)幾個電路(lu)的開集電(diàn)🔞極輸出端(duān)連接在一(yi)起，以實現(xian)“線與”功👣能(néng)。但應在🔞該(gai)輸出端加(jia)一🌈個上拉(la)電阻，以便(biàn)提供足夠(gou)的驅動信(xìn)号和提高(gāo)抗幹擾能(néng)力，上拉電(diàn)阻的阻值(zhi)應根據該(gai)電路的扇(shàn)出能力來(lai)确定。
    2. CMOS電路(lu)應用設計(jì)規則
    (1)電源(yuan)
    •穩定性應(ying)保持在±5％之(zhī)内；
    •紋波系(xi)數應小于(yu)5％；
    •電源初級(jí)應有射頻(pín)旁路；
    •如果(guo)CMOS電路自身(shen)和其輸入(ru)信号源使(shi)用不同的(de)電源，則開(kai)機時應首(shǒu)先接通CMOS電(diàn)源，然後接(jiē)通信号源(yuan)，關機時應(yīng)該首先關(guan)閉信号源(yuan)，然後關閉(bì)CMOS電源。 
    (2)去耦(ou)
    •每使用10～15塊(kuai)CMOS電路就應(ying)當用一個(ge)0.01~0.1μF的射頻電(diàn)容器對電(dian)源電壓🔴進(jin)🧑🏾‍🤝‍🧑🏼行去耦。去(qù)耦電容的(de)位置應僅(jin)可能地靠(kao)近集成電(dian)路，二者之(zhi)間的✏️距離(lí)應在15之内(nèi)。每塊印制(zhì)電路闆也(ye)應用一隻(zhī)容量更大(dà)些的低電(diàn)感電容器(qi)對電源進(jin)行去耦。
    (3)輸(shū)入信号
    •輸(shū)入信号電(dian)壓的幅度(du)應限制在(zài)CMOS電路電源(yuán)電壓範圍(wei)之内，以免(mian)引發闩鎖(suo)；
    •多餘的輸(shu)入端在任(rèn)何情況下(xià)都不得懸(xuan)空，應适當(dāng)的連接到(dao)CMOS電路的電(dian)壓正端或(huo)負端上；
    •當(dāng)CMOS電路由TTL電(diàn)路驅動時(shí)，應該在CMOS電(diàn)路的輸入(rù)端與VCC之間(jian)連一個⭕上(shàng)拉電阻；
    •在(zài)非穩态和(hé)單穩态多(duo)諧振蕩器(qi)等應用中(zhōng)，允許CMOS電路(lu)有一定的(de)輸入電流(liú)（通過保護(hu)二極管），但(dàn)應在其輸(shu)入加接一(yi)隻串聯電(diàn)阻，将輸入(ru)電流限制(zhì)在微安級(jí)的水平上(shàng)。
    (4) 輸出信号(hao)
    •輸出電壓(ya)的幅度應(ying)限制在CMOS電(dian)路電源電(diàn)壓範圍之(zhī)内，以免引(yǐn)發💁闩鎖；
    •長(zhang)信号線應(yīng)該由專門(men)爲其設計(jì)的電路驅(qu)動，如線驅(qu)🐪動器、緩沖(chòng)器等；
    •應避(bì)免在CMOS電流(liú)的輸出端(duan)接大于500pF的(de)電容負載(zai)；
    •CMOS電路的扇(shan)出應根據(ju)其輸出容(rong)性負載量(liàng)來确定，通(tōng)常可按🏃‍♀️下(xià)式計算：     
                                      ( 9.6 )
式(shì)中，FO爲扇出(chū)，CL爲CMOS電路的(de)額定容性(xing)負載電容(róng)，0.8是容性負(fù)🤟載🏃‍♀️的降額(é)系數，CI爲CMOS電(diàn)路的額定(ding)輸入電容(róng)。
    (5)并聯應用(yòng)
    •除三态輸(shu)出門外，有(yǒu)源上拉門(mén)不得并聯(lian)連接。隻有(yǒu)一種情況(kuàng)例㊙️外，即并(bing)聯門的所(suǒ)有輸入端(duan)均并聯在(zài)一起🧑🏾‍🤝‍🧑🏼，而且(qiě)這些🔴門電(dian)路封裝在(zài)同一外殼(ké)内。
    3.線性放(fàng)大器應用(yòng)設計規則(zé)
    (1) 電源
    •穩定(ding)性應保持(chi)在±1%之内；
    •紋(wen)波系數應(ying)小于1％；
    •電源(yuan)初級應有(you)射頻旁路(lù)；
    (2) 去耦
    •每使(shi)用10塊線性(xìng)集成電路(lù)就應當用(yong)一個0.01~0.1μF的射(she)頻電容器(qi)對電源電(diàn)壓進行去(qù)耦。去耦電(dian)容的位置(zhi)應僅可能(neng)地靠近集(jí)成電路，二(èr)者之間的(de)距離應在(zài)15cm之内。每塊(kuài)印制電路(lù)💋闆也應用(yong)一隻容量(liàng)更大些的(de)低電感電(diàn)容器對電(diàn)源進🔅行去(qu)耦。
    (3) 輸入信(xin)号
    •差模輸(shū)入電壓和(he)共模輸入(rù)電壓均不(bú)應超過它(tā)們的最大(dà)🌐額㊙️定值的(de)60％；
    •所有不使(shi)用的輸入(ru)端均應按(àn)照使功耗(hao)最低的方(fang)式進行連(lian)⚽接；
    •如果器(qì)件具有兩(liang)個以上的(de)外部調整(zheng)點，必須多(duo)次調🍓整，僅(jin)一次♉是不(bú)行的。
    (4) 輸出(chu)信号
    •長信(xin)号線應該(gai)由專門爲(wei)其設計的(de)電路驅動(dong)，如線驅動(dong)器、緩沖器(qi)等；
    •從線驅(qū)動器到接(jiē)收電路的(de)信号回路(lu)線應采用(yong)連🐉續同軸(zhou)線💰或雙扭(niu)線，其特性(xing)阻抗應與(yu)連接端口(kǒu)的阻抗相(xiàng)匹配。
    4. 線性(xing)電壓調整(zhěng)器應用設(she)計規則
    (1)輸(shu)入電壓
    •輸(shu)入電壓不(bú)應超過其(qí)最大額定(ding)值的80％；
    •差分(fèn)輸入電壓(yā)應該比推(tuī)薦的最小(xiǎo)電壓大20％，以(yǐ)保持🧑🏽‍🤝‍🧑🏻适當(dāng)的輸出電(diàn)壓。
    (2)輸出負(fù)載
    •最大輸(shū)出負載不(bu)得超過其(qí)最大額定(ding)值的80％；
    •如果(guo)器件内部(bu)沒有包含(hán)短路保護(hu)電路，則應(ying)設計🤟外部(bù)短㊙️路保㊙️護(hu)電路。
    (3)散熱(re)
    •電壓調整(zheng)器應該安(an)裝散熱器(qi)，其散熱面(mian)積應能夠(gòu)散掉器⭐件(jian)承受最大(da)功率時所(suǒ)産生的熱(rè)量。
9.6.3 印制電(dian)路闆布線(xian)設計
    目前(qián)電子元器(qì)件用于各(gè)類電子設(shè)備和系統(tǒng)時，仍然以(yǐ)印🎯制電路(lù)闆爲主要(yao)裝配方式(shì)。實踐證明(ming)，即使♉電原(yuán)理圖設計(ji)正确，印制(zhi)電路闆布(bù)線設計不(bu)當，也會對(dui)器件的可(ke)靠性産生(shēng)不利的影(yǐng)響。例如，将(jiāng)印制電路(lù)闆用于裝(zhuang)配高速數(shu)字集成電(diàn)路時，電路(lù)上出⚽現的(de)瞬變電流(liu)通過印制(zhi)導線時，會(hui)産生沖擊(jī)電流。如果(guo)印制導線(xian)的阻抗比(bǐ)較大，特别(bie)是電感較(jiào)大時，這種(zhong)沖擊電流(liu)的幅值會(hui)很大，有可(ke)能對器件(jian)造成損害(hai)。如果印制(zhì)闆兩條細(xi)平行線靠(kào)得很近，則(ze)會形成信(xin)号波形的(de)延遲，在傳(chuan)輸線的終(zhong)端形成反(fan)射噪聲。因(yīn)此，在設計(jì)印制闆布(bù)線的時候(hou)，應注意采(cǎi)用正🙇‍♀️确的(de)方法。
    1. 電磁(cí)兼容性設(she)計
    電磁兼(jiān)容性（EMC）是指(zhǐ)電子系統(tong)及其元部(bu)件在各種(zhong)電磁環🍓境(jìng)中仍能夠(gou)協調、有效(xiao)地進行工(gong)作的能力(li)。EMC設計的目(mù)的是既能(néng)抑制各種(zhǒng)外來的幹(gàn)擾，使電路(lu)和設備在(zai)規定的電(dian)磁環境中(zhong)能正常工(gong)作，同時又(yòu)能減少其(qi)本身對其(qí)它設備的(de)電磁幹擾(rǎo)。
    由于瞬變(bian)電流在印(yin)制線條上(shang)所産生的(de)沖擊幹擾(rao)主要🙇‍♀️是由(you)印制導線(xiàn)的電感成(cheng)分造成的(de)，因此，應盡(jìn)量減少印(yin)制導線的(de)電感量。印(yìn)制導線的(de)電感量與(yǔ)其長度☂️成(cheng)正比，并随(sui)其📱寬度的(de)增加而下(xià)降，故短而(er)粗的導線(xian)對于抑制(zhi)幹擾是有(yǒu)利的。
    時鍾(zhong)引線、行驅(qu)動器或總(zong)線驅動器(qì)的信号線(xiàn)常常載有(yǒu)大的瞬變(biàn)電流，其印(yìn)制導線要(yào)盡可能地(di)短；而對于(yú)電源線和(hé)地線這樣(yàng)的難以縮(suo)短長度的(de)布線，則應(ying)在印制闆(pan)面積和線(xiàn)條密度允(yun)許的條件(jian)下盡可能(néng)加大布線(xian)的寬度。對(duì)于一般電(dian)路，印制導(dǎo)線寬度選(xuan)在1.5mm左右，即(ji)可完全滿(man)足要求；對(duì)于集成電(dian)路，可選爲(wei)0.2mm~1.0mm。
    采用平行(háng)走線可以(yǐ)減少導線(xiàn)電感，但導(dǎo)線之間的(de)💯互感和分(fen)🔞布電容增(zēng)加，如果布(bù)局允許。最(zui)好采用井(jing)字形網狀(zhuàng)👨‍❤️‍👨地線🔞結構(gou)🔴，具體做法(fa)是印制闆(pan)的一面橫(héng)向布線，另(ling)一面縱向(xiang)布線，然後(hou)在交叉孔(kong)處用鉚釘(ding)或金屬化(huà)孔相連。
    爲(wei)了印制印(yin)制導線之(zhī)間的串擾(rao)，在設計布(bu)線時應盡(jin)量避🔴免💯長(zhang)距離的平(ping)行走線，盡(jin)可能拉開(kai)線與線之(zhī)間的距離(li)，信🎯号線與(yǔ)地線及電(dian)源線盡可(kě)能不交叉(chā)。在使用一(yi)般電路時(shi)，印制導線(xiàn)間隔和長(zhang)度設計可(kě)以參考表(biǎo)9.7所列規則(zé)。在一些對(duì)幹擾十分(fen)敏感的信(xìn)号線之間(jian)可以設置(zhì)一根接地(dì)的印制線(xian)，也可有效(xiao)地抑制串(chuan)擾。

爲了抑(yi)制出現在(zài)印制線條(tiáo)終端的反(fǎn)射幹擾，除(chú)了特㊙️殊需(xū)要之🧑🏽‍🤝‍🧑🏻外，應(ying)盡可能縮(suō)短印制線(xiàn)的長度和(he)采💃用慢速(su)電路。必😘要(yào)時可加終(zhōng)端匹配，即(jí)在傳輸線(xian)的🙇🏻末端對(dui)地和電源(yuán)端各加接(jiē)一個相同(tóng)阻值的匹(pi)配電阻。根(gēn)據經驗，對(duì)一般速度(dù)較快的TTL電(dian)路，其印制(zhì)線😘條長于(yu)10cm以上時就(jiù)應加終端(duān)匹配措施(shi)。匹配電阻(zu)的🤟阻值應(ying)根據集成(cheng)電路的輸(shū)出驅動電(dian)流及吸收(shōu)電流的最(zuì)大值來決(jué)定。當使用(yong)74F系列的TTL電(diàn)路時，匹配(pei)電阻可采(cǎi)用330Ω，其等效(xiao)的終端阻(zu)抗爲165Ω。
    爲了(le)避免高頻(pín)信号通過(guo)印制導線(xiàn)産生的電(diàn)磁輻射，在(zai)印制電路(lu)闆布線時(shi)，還應注意(yi)以下要點(diǎn)：
    (1) 盡量減少(shǎo)印制導線(xiàn)的不連續(xù)性，例如導(dao)線寬度不(bú)要突變，導(dǎo)☔線的拐角(jiǎo)大于90O，禁止(zhi)環狀走線(xian)等。這樣也(yě)有利于提(tí)🛀🏻高印制導(dǎo)線耐焊接(jiē)熱的能力(lì)。
    (2)時鍾信号(hao)引線最容(rong)易産生電(dian)磁輻射幹(gàn)擾，走線時(shi)應與地線(xiàn)🙇‍♀️回🌂路相靠(kào)近，不要在(zài)長距離内(nei)與信号線(xiàn)㊙️并行。
    (3)總線(xiàn)驅動器應(yīng)緊挨其欲(yu)驅動的總(zǒng)線。對于那(nà)些離開印(yìn)制電🌂路闆(pan)的引線，驅(qū)動器應緊(jin)挨着連接(jiē)器。
    (4)數據總(zong)線的布線(xian)應每兩根(gēn)信号線之(zhī)間夾一根(gen)信号地線(xiàn)。最好是緊(jǐn)挨着最不(bú)重要的地(dì)址引線放(fang)置地回路(lu)，因㊙️爲後者(zhe)常載有高(gao)頻電流。
(5)在(zai)印制闆布(bu)置高速、中(zhong)速和低速(sù)邏輯電路(lu)時，應按照(zhao)圖9.41的方式(shì)排列器件(jian)。

  2. 接地設計(ji)
隻要布局(ju)許可，印制(zhi)闆最好做(zuo)成大平面(mian)接地方式(shi)，即🙇🏻印制💁闆(pan)的一面全(quán)部用銅箔(bó)做成接地(dì)平面，則另(ling)🧑🏾‍🤝‍🧑🏼一面作爲(wèi)信号布線(xian)。這樣做有(you)許多好處(chù)：
    (1)大接地平(ping)面可以降(jiang)低印制電(dian)路的對地(di)阻抗，有效(xiào)地抑制印(yin)制闆另一(yī)面信号線(xiàn)之間的幹(gan)擾和噪聲(shēng)。例如，由于(yú)平行導線(xiàn)之間的分(fen)布電容在(zài)導線接近(jin)接地平面(mian)時會🔴變小(xiǎo)，因此大接(jiē)地平面可(kě)使印制線(xian)之間的串(chuàn)擾明顯削(xuē)弱。
    (2)大接地(di)平面起着(zhe)電磁屏蔽(bì)和靜電屏(píng)蔽的作用(yòng)，可減少外(wai)界對電路(lu)的高頻輻(fú)射幹擾以(yǐ)及減少電(dian)路對外☀️界(jie)的高頻輻(fu)射幹擾⛱️。
(3)大(da)接地平面(miàn)還有良好(hao)散熱效果(guǒ)，其大面積(jī)的銅箔💔尤(yóu)如金屬散(sàn)熱片，迅速(sù)向外界散(sàn)發印制電(diàn)路闆中的(de)熱量。

 如果(guǒ)無法采用(yòng)大接地平(píng)面，則應在(zai)印制電路(lu)闆的周圍(wéi)✌️設計接地(di)總線，接地(di)總線的兩(liǎng)端接到系(xi)統的㊙️公共(gong)接地點上(shang)📐。接地總線(xian)應盡可能(néng)地寬，其寬(kuan)度至少應(ying)爲2.5mm。
    數字電(diàn)路部分與(yu)模拟電路(lu)部分以及(jí)小信号電(diàn)路和大功(gong)率電路應(ying)該分别并(bing)行饋電。數(shu)字地與模(mo)拟地在内(nèi)部不得相(xiàng)連，屏蔽🐪地(di)與電源地(di)分别設置(zhì)，去🛀🏻耦濾波(bo)電容應就(jiu)近接地。
    3. 熱(re)設計
    從有(yǒu)利于散熱(re)的角度出(chu)發，印制闆(pǎn)最好是直(zhi)立安裝，闆(pǎn)與闆之間(jian)的距離一(yi)般不要小(xiǎo)于2cm，而且元(yuan)器件在印(yin)制闆🤞上的(de)排列✨方式(shì)應遵循一(yi)定的規則(ze)：
    (1)對于采用(yòng)自由對流(liu)空氣冷卻(què)方式的設(shè)備，最好是(shì)将集成電(dian)路（或其他(tā)元器件）安(ān)縱長方式(shi)排列，如圖(tu)♍9.42 (a)所示；對于(yú)采用強制(zhì)🚶空氣冷卻(que)（如用風扇(shàn)冷卻）的設(shè)♋備，則應按(an)橫長方式(shi)配置，如圖(tú)9.42 (b)所示。
    (2)同一(yī)塊印制闆(pan)上的元器(qi)件應盡可(ke)能按其發(fā)熱量大小(xiao)及耐熱程(cheng)度分區排(pai)列，發熱量(liàng)小或耐熱(rè)性差的元(yuán)器件（如小(xiao)信号晶體(tǐ)📱管、小規模(mó)集成電路(lu)、電解電容(rong)器等）放在(zai)冷卻氣流(liú)的最上遊(you)（入口處），發(fā)熱量大或(huò)耐熱性好(hǎo)的元器件(jiàn)（如功率晶(jīng)體管、大規(guī)模集成電(dian)路等）放在(zài)冷卻氣流(liu)的最下遊(yóu)（出口處）。
    (3)在(zai)水平方向(xiang)上，大功率(lǜ)器件盡量(liang)靠近印制(zhi)闆邊沿布(bu)置，以便縮(suo)短傳熱途(tu)徑；在垂直(zhí)方向上，大(da)功率器件(jian)盡🆚量靠近(jìn)印制闆上(shàng)方布置，以(yi)便減少這(zhe)些器件工(gōng)作時對其(qi)它元器件(jiàn)溫度的影(yǐng)響。
(4)溫度敏(min)感器件最(zui)好安置在(zai)溫度最低(dī)的區域（如(ru)設備的底(dǐ)部），千萬不(bú)要将它放(fang)在發熱元(yuan)器件的正(zhèng)上方，多個(gè)器🏃🏻‍♂️件最好(hǎo)是在水平(ping)面上交錯(cuò)布局。
設備(bèi)内印制闆(pǎn)的散熱主(zhu)要依靠空(kong)氣流動，所(suǒ)以在設計(ji)🌈時要研究(jiu)空氣流動(dong)路徑，合理(li)配置元器(qì)件或印制(zhi)電路闆。空(kōng)🙇‍♀️氣流動時(shi)總是趨向(xiàng)于阻力小(xiǎo)的地方流(liu)動，所以在(zai)印制電路(lu)闆上配置(zhì)元器件時(shi)，要避免在(zai)某個區域(yu)留有較大(dà)的空域。如(ru)圖9.43 (a)所示的(de)那樣，冷卻(què)空氣大☎️多(duō)從此空域(yu)中流走，而(ér)元器件密(mi)集區🏃🏻域很(hěn)少有空氣(qì)流過，這樣(yàng)散熱效果(guǒ)就大大降(jiàng)🌍低。如果象(xiàng)圖9.43 (b)那樣在(zai)空🍉域中加(jiā)上一排器(qì)件，雖然裝(zhuang)配密度提(tí)高了，但由(yóu)于冷卻空(kōng)氣的通路(lu)阻抗均勻(yun)，使空氣流(liú)動也絕緣(yuán)，從而使散(san)熱效果改(gai)善。整機中(zhong)多塊印制(zhì)電路闆的(de)配置也應(yīng)💯注意同樣(yàng)問題。
 
大量(liàng)實踐經驗(yan)表明，采用(yòng)合理的元(yuán)器件排列(lie)方式，可以(yǐ)🍉有效地📐降(jiàng)低印制電(dian)路的溫升(shēng)，從而使器(qì)件及設備(bei)的故障率(lü)明顯✏️下降(jiang)。
    此外，在高(gao)可靠應用(yòng)場合，應該(gai)采用銅箔(bó)厚一些的(de)印制💃電路(lù)📱闆基材，這(zhe)不僅可以(yi)增強印制(zhì)闆的散熱(re)🐅能力，而且(qiě)有利于降(jiàng)低印制導(dao)線的電阻(zu)值，提高機(ji)械強度。如(rú)選用銅箔(bo)厚度爲70μm的(de)印制闆，相(xiang)對于銅箔(bó)厚度爲35μm的(de)印制闆，印(yin)🧑🏽‍🤝‍🧑🏻制導線的(de)‼️電阻值可(ke)降低1/2，散熱(re)能力可增(zeng)加一倍，而(er)且在😘容易(yi)遭受劇烈(lie)的振動和(hé)🧑🏽‍🤝‍🧑🏻沖擊的環(huán)境中，不容(róng)易出現斷(duan)線之類的(de)機械故障(zhàng)。
    〔實例〕集成(chéng)電路在印(yìn)制闆上的(de)排列方式(shi)對其溫升(sheng)的影響
圖(tú)9.44給出了大(da)規模集成(chéng)電路（LSI）和小(xiǎo)規模集成(cheng)電路（SSI）混合(he)安裝情況(kuàng)💰下的兩種(zhong)排列方式(shi)，LSI的功耗爲(wèi)1.5W，SSI的功耗爲(wei)0.3W。實測結果(guo)表明，圖9.44(a)所(suo)示方式使(shi)LSI的溫升達(da)50℃，而圖9.44 (b)輻射(she)導緻的LSI的(de)溫升爲40℃，顯(xian)❤️然采納後(hòu)面一種方(fang)式對降低(dī)LSI的失效率(lǜ)更爲有利(lì)。

   這個例子(zǐ)也說明，應(yīng)該盡可能(neng)地使印制(zhi)闆上元器(qì)件的溫升(sheng)趨于均勻(yún)，這有助于(yú)降低印制(zhi)闆上的器(qi)件的溫度(du)峰值🌈。 

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